ハニー、私はチップを縮小しました: ダイの縮小がプロセッサの強力化にどのように役立つか

Intel や TSMC などの企業が、非常に小規模な生産プロセスを使用する将来のプロセッサやチップの設計を計画している中、AppleInsider では、ダイシュリンクとは何か、それが関係者全員にどのような利益をもたらすのか、そしてそれが現在どのように実行が非常に困難な偉業であるかを説明します。

そもそもダイシュリンクとは何でしょうか?

「ダイシュリンク」とは、チップ製造業者がダイ（現代のプロセッサを構成する小さなトランジスタで構成される回路）の生産規模を変更するときに付けられる名前です。「縮小」部分が示すように、回路自体はよりコンパクトになり、その作成に使用される経路と要素がより小さくなります。

より小さなプロセスを使用することで、回路が通常占有するよりも少ないスペースを占めることができます。これは、より多くの回路を配置できるスペースが増える可能性があり、回路の実行可能性が向上し、より複雑な回路の設計と製造が可能になる可能性があることを意味します。

また、ダイの縮小により、以前のより大規模なプロセスに比べて、同じシリコンウェーハ上により同等の複雑さのチップを製造できるようになるため、チップファウンドリにとってもコストの面で利益をもたらします。企業がウェーハ上に搭載できるダイの数が増えるほど、ウェーハ自体のチップあたりのコストが下がります。

チップ生産に使用されるクリーンルームにいるTSMC従業員（台湾積体電路製造有限公司経由）

プロセッサ内のより複雑な回路から生み出されるパフォーマンスとは別に、消費者にとってより親しみやすいダイシュリンクには他の利点もあります。より少ない材料でより小規模なプロセスを使用するということは、古いプロセスと比較して消費電力量が削減されるだけでなく、ヒートシンクやファンによる冷却が少なくて済むため発熱も低下することを意味します。

電力と熱が低下すると、クロック周波数を高める機会も生まれ、同程度の冷却量を維持しながら回路を一定期間により多く使用できるようになり、パフォーマンスが向上します。

また、チップのシリコン使用量の削減に伴うコスト削減がデバイス製造業者、ひいては消費者に転嫁される機会もありますが、これは一般にエンドユーザーよりもハードウェア製造業者の利益の方がはるかに大きいです。

最終的には、新しい製造プロセスを作成して物品を小型化し、一般に関係者全員にとってより良いものにすることが、チップ企業、デバイス製造者、および消費者にとって最大の利益となります。

レベルで

長年にわたって、連続する各ダイシュリンクに使用されるプロセスレベルは、半導体の国際技術ロードマップによって定められています (ITRS) これは、さまざまな業界の専門家とスポンサー企業によって作成されたガイドラインです。厳密なルールセットではありませんが、この文書は、業界の生産者が金型縮小の次のステップに取り組む際に何を考慮すべきかを評価するものにすぎません。

プロセスが縮小するにつれて、より多くのトランジスタをより小さなスペースに配置できるようになるため、設計はより複雑になります (Intel より)

これは、特に推奨事項の多くが商品化まで何年もかかるサイズに対して提供されているため、プロセスに関してチップファウンドリに同じ認識を持ってもらうための方法とみなされる可能性があります。ただし、それぞれが次の世代をどのように進めるかは各企業次第です。

企業が実際にダイシュリンクをどのように実行するかについては何の権限もないにもかかわらず、このロードマップは企業が次のダイシュリンクレベルをどのようにすべきかを決定する際の指針として役立っています。 ITRS は、既知のプロセスサイズレベルを 65 ナノメートル、45 ナノメートル、32 ナノメートル、14 ナノメートル、10 ナノメートル、現在の A シリーズチップで使用されている 7 ナノメートル、5 ナノメートル、さらには 3 ナノメートルと定義しています。 2022年までにナノメートルプロセスが使用される予定。

カチカチ、ムーアの法則は止まらない

直接的なダイシュリンクではありませんが、プロセッサ設計の「Tick-Tock」モデルの概念を取り上げる価値はあります。ダイシュリンクは、時間をかけてプロセッサを改善する方法であるということで広く認められていますが、チップメーカーが利用できる唯一の方法というわけではありません。既存のプロセスを使用して設計を改善することで済む可能性があるからです。

このモデルの場合、「ティック」は、マイクロアーキテクチャと呼ばれる既存の設計を使用してパフォーマンスを向上させるダイシュリンクであり、設計の機能を大きく変えることなくシュリンクの利点をそれに与えます。「Tock」では、全体的なパフォーマンスを向上させるためにマイクロアーキテクチャに変更が加えられます。

このモデルは、ダイの縮小とマイクロアーキテクチャの変化の間の安定したスイングに依存しており、時計のリズムに似たリズムでこの名前が付けられました。

ダイシュリンク間に最適化ステップを追加するインテルのエクストラ「トック」ケイデンス戦略の図

かなり長い間、これが標準であり、インテルのような企業が「」を遵守し続けることができました。ムーアの法則」は、集積回路内のコンポーネントの数が 1975 年までの少なくとも 10 年間は毎年 2 倍になり、その後 2 年ごとに改訂されるだろうという元インテル CEO ゴードンムーアの提案に言及しています。事実上、これはパフォーマンスが 2 倍になる可能性があることを意味していました。、法律を長期的に遵守できれば。

しかし、極度に小さなレベルまでダイを縮小することは、物理法則によりより小さなプロセスレベルにまで下げる試みを妨げているため、処理が困難になってきています。

2016 年、インテルはムーアの法則に従おうとすることを事実上諦め、ペースを「」の 1 つに切り替えました。カチカチ。以前の「Tock」のアーキテクチャの改善を最適化することで、次の新しい「Tick」に備える時間を稼ぎながら、既存のすでに成果を上げているプロセスを使用する機会がさらに増えました。

小さくなりますが、常にではありません

企業がチップの製造に特定レベルのナノメートルを使用していると述べたとしても、その説明は真実である可能性がありますが、必ずしもチップ全体に当てはまるわけではありません。ナノメートルの数値は、このプロセスを使用して作成できる最小のラインを指します。

ただし、これは、プロセッサ設計のすべてのセクションがその特定のサイズの要素を使用することを意味するわけではありません。設計内の要素が、プロセスレベルで理論的に許容されるサイズよりも大きくなる可能性は十分にあります。たとえば、小さいスケールで適切に動作する問題のある設計の一部などです。

実際、ダイシュリンクは、細い鉛筆のペン先を使って絵を描くようなものです。同じサイズの鉛筆を使用して太い線を描くオプションが常にあります。

そうする可能性があるにもかかわらず、チップファウンドリは可能な限りダイシュリンクを最大限に活用することを目指しており、技術アップグレードによってもたらされる潜在的な利点を無駄にしたくないと考えています。

フォトリソグラフィー

光リソグラフィーまたは UV リソグラフィーとも呼ばれます。フォトリソグラフィープロセッサの設計を基板上に配置するために使用されます。複数のマスクを使用することにより、感光性化学物質で処理されたウェーハの特定の領域に光を当てたり、特定の領域から光を遮断したりすることができます。

使用する化学薬品やプロセスに応じて、この技術によりウェハーからパターンをエッチングで除去したり、代わりに他の要素を材料に適用したりすることができます。この技術は、プロセス全体を通じてウェーハ上のチップとの相互作用を最小限に抑えながら、単一のウェーハ上にかなりの数のチップを大量生産するために使用できるため、有利です。

2015 年に Intel の Xeon E7 プロセッサを製造するために使用されたウェハの例。作成時にフォトリソグラフィーが使用され、完成したプロセッサ自体はスケールが大きくなります。

この技術は確立されているものの、最新のチップでは製造の一環として 50 を超える異なるマスクパスが必要であり、マスクの数が増えると製造上の欠陥が生じる可能性が高まり、結果として高価なウェーハが無駄になるなどの問題もあります。また、光源としてレーザーを使用することによる制限もあります。現在実用化されているバージョンは波長が長すぎるため、現在プロセッサーの生産に求められている非常に小さなサイズで実用化できないからです。

これを回避するために、企業は現在、使い古されたプロセスを改良して、より小型でより複雑な金型を実現する方法に注目しています。

極端紫外線リソグラフィー

のテクニック極端紫外線リソグラフィー(EUL) は、まったく異なる光源に依存する技術であり、将来のダイ縮小の鍵となると考えられています。レーザーは依然として使用されていますが、実際には、真空下でスズまたはキセノンのプラズマを励起して、上記のプロセスで使用される 193 nm 以上の波長よりもはるかに低い 13.5 ナノメートルの波長の光を提供するために使用されます。

これは、光をマスクとともに使用して、チップ製造にこれまで可能であったよりもはるかに高い潜在的な解像度を提供できることを意味します。他の利点も提供する可能性があり、サムスンは次のように示唆しています。2018年後半このプロセスでは、以前は 4 つ必要であった 1 つの層を開発するのに 1 つのマルチパターニングマスクのみを使用できるため、必要なマスクの数と製造ステップが削減されます。

EUL は有望ではありますが、これまでのところ、商用チップ生産ラインに大幅に導入されていません。この技術の長い開発プロセスには、商業化に入ったばかりの新しいプロセスと同様に、企業が解決しなければならない課題がまだありますが、この技術を大規模に使用することで得られるパフォーマンス上のメリットと潜在的なコスト削減は、関係者全員が追求する価値があります。

インテル — 14 ナノメートル、まだ

Intelは2014年に14ナノメートルプロセスを使用したチップを初めてリリースし、それ以来プロセスの改良と投資の最大化に多くの時間を費やしてきた。発売されたチップでさえ2019年4月新しいものの代わりに 14 ナノメートルプロセスを使用しました。

インテルが 14 ナノメートルプロセスを導入したとき、22 ナノメートルバージョンからの主な変更点は、第 2 世代の「トライゲートトランジスタ」です。これは、2 つのゲートトランジスタを使用するのではなく、盛り上がったドレイン「フィン」を使用する 3 次元トランジスタ設計です。立体的なプレーナートランジスタ構造。 14 ナノメートルプロセスで導入された反復により、トランジスタごとに必要なコストと電力が削減されるだけでなく、密度も増加するため、製造のコスト効率が向上し、パフォーマンスが向上します。

14ナノメートルの導入以来、インテルは10ナノメートルプロセスの商用化に取り組んできたが、チップの歩留まりが低いとの報告を受けて苦戦している。このプロセスの費用対効果が十分に高く、各ウェーハがあまり無駄にならないまで、発売は繰り返し延期され、ある時点でインテルは主張を拒否する一見運命にあると思われた製造プロセスを完全に放棄したのだ。

Ice Lake、10ナノメートルプロセスの商業化におけるIntelの最初の適切な亀裂

5 月にインテルは、10ナノメートルプロセッサ6月、「Ice Lake」世代の一員。

Intelは小型化への野心を抱いており、同時に投資家に対し、今後数年以内に7ナノメートルプロセスへのダイシュリンクの作業を完了する予定であるとアドバイスした。 EULを使用することが示唆されているこのプロセスを使用する最初のリリースは、ハイパフォーマンスコンピューティングおよびデータセンターAIアプリケーション向けのIntel Xe「汎用GPU」となり、2021年中に登場する可能性がある。

TSMC — 7 ナノメートルとさらに遠方へ

TSMC は、iOS デバイスで使用される Apple の A シリーズチップを製造するファウンドリとして最もよく知られており、iPhone の最新モデルにはシリーズの最新リリースが伴います。最後のいくつかは 7 ナノメートルプロセスを使用して製造されており、TSMC は他の業界と同じ種類のフォトリソグラフィー技術を使用してこれを実現しています。

TSMC でさえ、現在の 7 ナノメートルレベルであっても、自社製品の EUL への移行に熱心です。 4月には、同社が「N7+プロセス」にEULを活用しており、さらなる改良は「N7+プロセス」と呼ばれていると報じられた。「N7プロ」2019 A シリーズリリースでの使用を目的としていると考えられます。

TSMCの7nmフィン電界効果(FinFET)プロセスの拡大画像

TSMCが使用する次の主要プロセスは「N6」で、これもEULを使用する6ナノメートルバージョンとなり、N7で作られた設計よりも18パーセント高いロジック密度を提供することになる。このプロセスのリスク生産は、2020年のiPhoneリフレッシュでの使用の可能性に先立って、2020年の第1四半期に開始される予定です。

TSMC はさらに小型化することをすでに計画しています。5ナノメートルチッププロセスの設計インフラストラクチャを完成させ、それを主要顧客に提供することで、顧客がプロセスの使用計画を採用できるようになります。 5 ナノメートルプロセスは、7 ナノメートル相当のプロセスと比較して 1.8 倍のロジック密度と 15% の速度向上を実現する予定であり、リスク生産段階に近づいていると言われており、このため、TSMC の 2 番目の候補プロセスとなる可能性があります。2020年のiPhoneAシリーズチップ。

それで、実際には何が違うのでしょうか？

Intel と TSMC はプロセッサの生産に同じ基本技術を効果的に使用していますが、なぜ一方が 14nm に固執し、もう一方が 7nm で繁栄しているのかについて明確な説明はありません。取り扱う企業としては数十億ドル予算決定の価値があるにもかかわらず、彼らは明らかにその特定のプロセスについて非常に秘密にしており、このような格差が存在する理由を見つけるのは困難です。

10ナノメートルプロセスの氷河期開発を擁護するインテルの「歩留まりが低い」というコメントは、私たちが説明に最も近いものである。数百ナノメートルの波長のレーザーを使用して、このような小さなレベルでウェーハ上に多数のチップを製造する場合、生産にある程度の損失が生じることが予想されますが、場合によっては、生産からの損失の量が大きすぎて続行できない場合があります。

より小さなプロセスに移行すると、不良チップが製造される可能性が高まりますが、同時にチップが占有するスペースは減少します。

14ナノメートルプロセスと7ナノメートルプロセスを比較した場合、後者は前者のプロセスで1チップが占めるスペースに4つのチップを作成できる可能性がある。プロセスを適用するコストが同じであれば、故障の可能性が大幅に拡大しない限り、チップ生産の損失の増加を十分に相殺して収益性を高めることができます。

EUL が完成すれば、業界がさらに小さなプロセスを作ろうとするため、この問題はそれほど問題ではなくなるかもしれませんが、その時点までは単に経済の問題になるかもしれません。

さらに問題を混乱させるのは、実際のプロセスの規模を正式に定義する業界標準の方法がなく、各企業が縮小した各プロセスをどのように実装するかが要因となる可能性があることです。あるメーカーの 14 ナノメートルチップは、別の企業が最近商業化した 10 ナノメートルプロセスを使用していると宣言されているチップよりも印象が劣るように見えるかもしれませんが、それぞれの実装に応じて、2 つのチップのパフォーマンスが同等になる可能性があることは十分に考えられます。。

この違いにより、ナノメートルの数値をマーケティングの特徴に効果的に変えることができます。たとえそれが、わずかに大きなプロセスを使用したチップと同様のレベルで動作するとしても、より小さなプロセスが使用されていると言えるだけで、エンドユーザーにとって実際に追加のメリットがないにもかかわらず、あるチップを他のチップよりも誇大宣伝することができます。

また、ナノメートルに基づいて一方の企業が他方の企業よりも優れていると宣言するのはほとんど正確ではありません。確かに、Intel は 10 ナノメートルに到達したばかりですが、TSMC はしばらく 7 ナノメートルに達していますが、直接比較することはできません。

小さなスペースに押し込めるトランジスタの密度は、パフォーマンスの究極の指標ではありません。チップに組み込む設計、機能、およびチップの反復中に残される機能はすべて、ダイシュリンクと同じくらいパフォーマンスに影響します。

顧客にとって、プロセス間の違いは議論の余地があります。チップが 14 ナノメートルプロセスで製造されたか 10 ナノメートルプロセスで製造されたかよりも、Mac のプロセッサのコア数やクロック速度などの機能について知る価値があるかもしれません。

iPhone などのモバイルデバイスの場合、それはさらに重要ではありません。これは、Apple がこれまでに iPhone の最新モデルに搭載して設計した中で最速の A シリーズチップでしょうか?はい、そうです、そして実際、重要なのはそれだけです。